//****************************************************************************
//                      spi_comm
//
//功能：TCON用SPI顶层
//
//版本:
//****************************************************************************
module spi_comm
(
	    input	wire			resetb,
	    input	wire			sclk,
	
	    input	wire			I_mcu_clk,
	    input	wire			I_mcu_cs,
	    input	wire			I_mcu_dat_in,
	    output	wire			O_mcu_dat_out,
		
		output	reg				cfg_wen,
		output	reg		[11:0]	cfg_waddr,
		output	reg		[7:0]	cfg_wdata,
		
		output	wire	[7:0]	tout
		);

//******************************************************************************
//                              参数定义
//******************************************************************************

//******************************************************************************
//                              信号定义
//******************************************************************************
wire			cfg_wen_a;
wire	[11:0]	cfg_waddr_a;
wire	[7:0]	cfg_wdata_a;

//******************************************************************************
//                              SPI core
//******************************************************************************
spi_top u_spi_top (
		//时钟和复位
	    .I_rst_n(resetb),
	    .I_sclk(sclk),
	    
		//MCU接口
		.I_mcu_clk(I_mcu_clk),
	    .I_mcu_cs(I_mcu_cs),
	    .I_mcu_dat_in(I_mcu_dat_in),
	    .O_mcu_dat_out(O_mcu_dat_out),
	    
		//设置接口
	    .O_action_wren(),
	    .O_cfg_wren(cfg_wen_a),
	    .O_extra_cfg_wren(),
	    .O_edid_ram_wren(),
	    .O_px_pkg_ram_wren(),
	    .O_waddr(cfg_waddr_a),
	    .O_wdata(cfg_wdata_a),
	    
		//读接口
	    .O_raddr(),
	    .O_kystar_rden(),
	    .I_kystar_rdata(8'h0),
	    
	    .O_status_rden(),
	    .I_status_rdata(8'h0),
	    
	    .O_action_rden(),
	    .I_action_rdata(8'h0),
	    
	    .O_cfg_rden(),
	    .I_cfg_rdata(8'h0),
	    
	    .O_edid_ram_rden(),
	    .I_edid_ram_rdata(8'h0),
	    
	    .O_px_pkg_ram_rden(),
	    .I_p0_pkg_ram_rdata(8'h0),
	    .I_p1_pkg_ram_rdata(8'h0),
	    .I_p2_pkg_ram_rdata(8'h0),
	    .I_p3_pkg_ram_rdata(8'h0),
	    
	    .O_px_comm_back_ram_rden(),
	    .I_p0_comm_back_ram_rdata(),
	    .I_p1_comm_back_ram_rdata(),
	    .I_p2_comm_back_ram_rdata(),
	    .I_p3_comm_back_ram_rdata()
		);

//******************************************************************************
//                              控制输出
//******************************************************************************
always @ (posedge sclk)
	cfg_wen <= cfg_wen_a;
	
always @ (posedge sclk)
	cfg_waddr <= cfg_waddr_a;
	
always @ (posedge sclk)
	cfg_wdata <= cfg_wdata_a;
	
//******************************************************************************
//                              调试信号
//******************************************************************************
assign	tout	= 0;

endmodule